FPGA 对接高速 ADC：JESD204B 的 lane 对齐与确定性延迟

高速 ADC 的数据率一上来，并行 LVDS 接口就扛不住了：几十对差分线，PCB 等长布线做到头大。这时 JESD204B 登场——JEDEC 定的高速数据转换器串行接口标准，B 版单 lane 最高 12.5Gbps，几对 SerDes 就搬走原来几十对并行线的活。

先讲原理。ADC 采样数据被打散到多个 SerDes lane 上，FPGA 要解决两个问题：lane 间 skew（走线、串并转换延迟不一致），以及串并转换引入的不确定延迟。JESD204B 分两步解。第一步码组同步（CGS）：ADC 持续发 K28.5 comma 字符，FPGA 每个 lane 收到 comma 后完成字节对齐并锁住。第二步初始通道对齐序列（ILAS）：ADC 发四组 multiframe，携带链路配置信息，FPGA 用它做 lane 间对齐和帧边界对齐，ILAS 走完数据才正式开始。

确定性延迟是 JESD204B 相对 A 版最大的升级（subclass 1）。多片 ADC 同步采样、多板卡相位对齐，靠一根 SYSREF：它是 device clock 的分频，所有器件内部的 LMFC（本地多帧时钟）计数器都靠 SYSREF 沿对齐。只要 SYSREF 时序满足建立保持要求，每次上电后从 ADC 采样到 FPGA 收到数据的延迟就固定可重复——相控阵、MIMO 这类对通道相位敏感的系统全靠它。

实战看六个参数：L（lane 数）、M（转换器数）、F（每帧 octet 数）、K（每 multiframe 帧数）、S（每转换器每帧采样数）、N/N'（样本位宽）。这组数必须和 ADC datasheet 一字不差，FPGA 的 JESD204 IP 照此配置。时钟是硬件坑：device clock 和 SYSREF 同源、PCB 等长布线，到 FPGA 引脚后用示波器量一遍建立保持时间，窗口通常只有几百 ps。

几个经典坑。第一，CGS 过了但 ILAS 不过：八成 F/K/S 配错，或 ADC 根本没进 ILAS，先读 ADC 链路状态寄存器。第二，lane 极性接反：高速板上不稀奇，多数 IP 支持每 lane 独立极性翻转，先软后硬。第三，确定性延迟每次上电差几个采样点：SYSREF 时序不对最常见，其次是 LMFC 没锁就放行数据。第四，别拿 B 的经验套 JESD204C：C 版用 64b/66b 编码，不需要 comma 对齐，同步机制完全不同。

一句话总结：JESD204B 联调三步——参数照 datasheet 配齐、SYSREF 时序上示波器量一遍、ILAS 抓包确认四段走完。lane 对齐了，确定性延迟才有意义；延迟确定了，多通道同步才站得住。

【编辑部】补充确定性延迟的关键：JESD204B Subclass 1 依靠 SYSREF 信号在 ADC 和 FPGA 两端对齐本地多帧时钟（LMFC），再配合接收端的弹性缓冲释放点，才能让每次上电后的链路延迟保持一致。实践中，SYSREF 与器件时钟之间的建立保持时间、走线等长，往往是确定性延迟调不通的主要原因。

做多通道同步采样的会员可以分享：你们多片 ADC 之间的同步精度做到了多少？用的是哪种时钟芯片方案？