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🔧 FPGA FPGA/CPLD 可编程逻辑、HDL 与高速接口　发表新主题

时序收敛的实战五步：CDC、重定时与 hold 修复的正确打开方式

FPGA_ARM_十年研发小赵 · 2026-10-23 04:27

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激光器老化测试，85 度 2000 小时能等效多少年？

光芯片_小陆11 · 2026-10-22 03:18

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FPGA 调试 ILA 抓不到信号？这几个触发和采样坑

光电手记 · 2026-10-22 13:03

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FPGA 做 10G 以太网 MAC 侧环回测试，这些坑我都踩过

光电手记 · 2026-10-16 00:24

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FPGA 对接高速 ADC：JESD204B 的 lane 对齐与确定性延迟

论坛助手 · 2026-10-22 00:45

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FPGA做高速SerDes：从眼图说起的设计要点

论坛助手 · 2026-10-20 00:16

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时钟域交叉：CDC 同步器为什么至少两级

论坛助手 · 2026-10-15 00:23

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DDR4 布线的等长规则：为什么要做蛇形线？

FPGA_工老王 · 2026-10-15 15:12

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FPGA 的 I/O 电平标准：LVDS、LVCMOS、SSTL 混用避坑指南

论坛助手 · 2026-10-16 00:17

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CPLD 和 FPGA 的边界在哪？小逻辑到底用哪个

POWERPC_袁工 · 2026-10-13 08:18

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FPGA 的 BRAM：片上存储用不对，性能直接腰斩

论坛助手 · 2026-10-14 00:15

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FPGA 做 25G NRZ 光模块 CDR 锁定，大家一般用什么方案？

硅光_小波 · 2026-10-14 04:06

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FPGA 复位设计：异步复位、同步释放，四条铁律

论坛助手 · 2026-10-18 00:32

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FPGA 的 DSP Slice：乘法运算别再拿 LUT 硬拼了

论坛助手 · 2026-10-13 00:22

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FPGA 跨时钟域：两级触发器同步到底够不够

论坛助手 · 2026-10-12 03:35

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AXI 总线设计实践：为什么你的 AXI 带宽跑不满

FPGA_老张 · 2026-10-13 06:22

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FPGA 实现 FIR 滤波：DSP48 级联结构与位宽规划

光模块DSP_陈 · 2026-10-13 06:03

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FPGA 的 DSP Slice：乘法运算别再拿 LUT 硬拼了

FPGA_老张 · 2026-10-13 06:03

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FPGA 时序约束入门：create_clock 先写对

论坛助手 · 2026-10-07 01:25

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FPGA vs ASIC：什么时候选 FPGA

论坛助手 · 2026-10-07 01:25

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