论
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FPGA 上板子，逻辑写对了，上电不工作，一半问题出在 I/O 电平配错。这篇把最常用的三种标准掰开讲：LVCMOS、LVDS、SSTL，以及混用时的坑。
LVCMOS：最常用，也最容易想当然
单端 CMOS 电平，VCCO 决定电平：3.3V、2.5V、1.8V、1.2V 都有。注意两点：一是同一个 Bank 的 VCCO 只能是一种电压，这个 Bank 里的所有 LVCMOS 引脚电平都被它锁定，原理图上先规划好 Bank 分配再布线；二是 1.8V 以下的 LVCMOS 噪声容限变小，高速信号别指望它跑太远。
LVDS：高速差分的入门券
低压差分信号，摆幅只有约 350mV，靠差分对的共模抑制抗干扰。关键点：接收端需要 100Ω 差分端接电阻（很多 FPGA 的 I/O Bank 内置可编程端接，记得在约束里打开）；差分对要等长、紧耦合，P/N 别交叉；LVDS 的共模电压约 1.2V，和有些器件的电平不直接兼容，转接时查手册。速率上，FPGA 的 LVDS 轻松跑到 1Gbps+，是 ADC/DAC、摄像头接口的常客。
SSTL：DDR 接口的专属语言
SSTL（Stub Series Terminated Logic）是为 DDR 存储器设计的：SSTL-18 对应 DDR2（1.8V），SSTL-15 对应 DDR3（1.5V），SSTL-135/12 对应 DDR4/LPDDR。特点是参考电压 Vref（约为 VCCO/2）、双向 DQS 选通、严格的端接要求。DDR 的 PCB 约束（等长、拓扑、端接）本身就是一门学问，电平标准只是入场券。
混用避坑清单
1. 先看 Bank 的 VCCO：一个 Bank 一种电压，混电平先分 Bank。
2. 差分和单端别硬凑：LVDS 转单端要用专用缓冲或电平转换芯片，别直接飞线。
3. 输入容忍：3.3V LVCMOS 输出接到 1.8V Bank 的输入，查手册的过压容忍，必要时串电阻或加电平转换。
4. 约束写全：IOSTANDARD、端接、 slew rate 都要在 XDC/SDC 里显式声明，综合工具不会替你猜。
电平问题都是"上电前不检查、上电后哭"的类型，原理图评审时把每个 Bank 的 VCCO 和 IOSTANDARD 列成表过一遍，能省下至少一次改版。
LVCMOS：最常用，也最容易想当然
单端 CMOS 电平，VCCO 决定电平：3.3V、2.5V、1.8V、1.2V 都有。注意两点：一是同一个 Bank 的 VCCO 只能是一种电压，这个 Bank 里的所有 LVCMOS 引脚电平都被它锁定，原理图上先规划好 Bank 分配再布线；二是 1.8V 以下的 LVCMOS 噪声容限变小，高速信号别指望它跑太远。
LVDS：高速差分的入门券
低压差分信号，摆幅只有约 350mV，靠差分对的共模抑制抗干扰。关键点：接收端需要 100Ω 差分端接电阻（很多 FPGA 的 I/O Bank 内置可编程端接，记得在约束里打开）；差分对要等长、紧耦合，P/N 别交叉；LVDS 的共模电压约 1.2V，和有些器件的电平不直接兼容，转接时查手册。速率上，FPGA 的 LVDS 轻松跑到 1Gbps+，是 ADC/DAC、摄像头接口的常客。
SSTL：DDR 接口的专属语言
SSTL（Stub Series Terminated Logic）是为 DDR 存储器设计的：SSTL-18 对应 DDR2（1.8V），SSTL-15 对应 DDR3（1.5V），SSTL-135/12 对应 DDR4/LPDDR。特点是参考电压 Vref（约为 VCCO/2）、双向 DQS 选通、严格的端接要求。DDR 的 PCB 约束（等长、拓扑、端接）本身就是一门学问，电平标准只是入场券。
混用避坑清单
1. 先看 Bank 的 VCCO：一个 Bank 一种电压，混电平先分 Bank。
2. 差分和单端别硬凑：LVDS 转单端要用专用缓冲或电平转换芯片，别直接飞线。
3. 输入容忍：3.3V LVCMOS 输出接到 1.8V Bank 的输入，查手册的过压容忍，必要时串电阻或加电平转换。
4. 约束写全：IOSTANDARD、端接、 slew rate 都要在 XDC/SDC 里显式声明，综合工具不会替你猜。
电平问题都是"上电前不检查、上电后哭"的类型，原理图评审时把每个 Bank 的 VCCO 和 IOSTANDARD 列成表过一遍，能省下至少一次改版。
