CPLD 和 FPGA 的边界在哪？小逻辑到底用哪个

CPLD 并没有过时，它和 FPGA 在不同场景下各有优势。

一、CPLD 的特点
1. 非易失：基于 Flash 或 EEPROM，上电即工作，启动时间通常在微秒到毫秒级；
2. 无需外部配置芯片；
3. 时序可预测：结构规整，引脚到引脚延迟固定；
4. 资源规模较小：几十到几千个宏单元，例如 MAX II/MAX V、Lattice MachXO 系列；
5. 静态功耗低，适合常电管理。

二、典型应用
1. 上电时序控制：按顺序使能多路电源，监控 Power Good 信号；
2. 地址译码、电平转换、胶合逻辑；
3. 复位管理、看门狗、按键去抖；
4. 板级管理：读取 ID、控制 LED、风扇。

三、FPGA 更适合的场景
复杂算法、高速 SerDes 接口、大量寄存器与存储器、DSP 运算。

四、常见组合
FPGA 做主处理，CPLD 负责上电时序、FPGA 配置管理和故障记录，二者分工明确。

五、选型参数
1. 宏单元或 LUT 数，按需求预留 30% 余量；
2. IO 数量与电平标准；
3. 是否内置振荡器、用户 Flash；
4. 工作温度与封装；
5. 是否支持后台在线升级。

六、常见坑
1. 状态机稍复杂就资源不足；
2. 上电时序逻辑本身依赖的电源未先稳定；
3. JTAG 链设计不当导致无法升级。

讨论：
1. 你们现在还常用 CPLD 吗？主要用在哪些功能上？
2. 小型 FPGA（如 MachXO）与传统 CPLD 的界限，你们怎么看？

补充一个选型角度：现在不少小规模 FPGA（比如带内部 Flash 的系列）也能做到瞬时上电，CPLD 和 FPGA 的边界越来越模糊，关键看是否需要确定性的 pin-to-pin 延迟、常电低功耗和上电前就要工作的时序控制。你们板子上的上电时序管理现在是用 CPLD、小 FPGA 还是专用电源时序芯片？