论
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很多刚入行的数字 IC 工程师都有过这样的困惑：同一份 RTL 代码，仿真跑得好好的，一综合，warning 刷屏，时序报告惨不忍睹，甚至综合出来的电路功能都不对。今天咱们就聊聊综合这件事，以及怎么写出"综合友好"的代码。
一、综合到底在干什么
一句话说清：综合就是把你写的 HDL（Verilog/VHDL）翻译成门级网表，并在这个过程中做逻辑优化、尽量满足你给的时序约束。
注意它的输入不只是代码，还有两样东西：工艺库（标准单元长什么样、延迟多大）和约束文件（SDC，比如时钟频率）。同样的代码，换一套库、换一个目标频率，综合结果完全不同。所以综合不是纯粹的"翻译"，而是一个带优化目标的映射过程。
二、经典痛点：仿真过了，综合出来的电路却不对
最常见的是无意中综合出了锁存器（latch）。比如组合逻辑的 always 块里，if-else 没写全分支，或者 case 语句漏了 default，仿真时信号保持上次的值"看起来没问题"，综合工具却会给你推断出一个电平敏感的锁存器。锁存器对时序分析极不友好，是后端的心头大患。
另一个重灾区是阻塞赋值（=）和非阻塞赋值（<=）混用。教科书级规矩：时序逻辑用非阻塞，组合逻辑用阻塞。这个规矩的本质是让仿真语义和综合出的硬件行为一致，混用会在仿真和综合之间埋下"竞态"的坑， debug 起来非常痛苦。
三、写给 RTL 工程师的实战要点
第一，组合逻辑 always 块：要么 if-else 写全，要么 case 配 default，要么干脆用 assign。目标就是一个：别让综合工具猜你的意图。
第二，复位策略要统一。同步复位还是异步复位，一个项目里最好只选一种。异步复位要注意复位释放时的亚稳态问题，业界通用做法是异步复位、同步释放，这已经是成熟套路，直接套用即可。
第三，警惕综合工具"不支持"或"支持得很贵"的写法。大位宽除法、取模运算在综合里会展开成巨大的组合逻辑，面积和时序双爆炸；真有需要，改用移位、查表或者调用 IP。时钟门控不要自己拿与门去拼时钟，一定要用工艺库提供的标准时钟门控单元，否则毛刺会让你怀疑人生。
第四，for-generate 和参数化是好东西，但层数太深、例化规模失控会让综合时间和内存爆炸。大设计先做层级划分，大模块单独综合再做顶层集成，这是工程上的常规操作。
四、约束文件 SDC：别等到综合完才想起来
很多新手的流程是：写代码→综合→看时序报告→傻眼。其实约束应该和代码一起写。至少要先写对 create_clock 定义主时钟，再给关键的输入输出端口加 input delay / output delay。没有约束的综合等于没有优化目标，工具只能瞎猜，时序自然好不了。约束文件本身也值得版本管理，它和 RTL 一样是设计资产。
五、结论
综合友好的代码风格，本质上是"用硬件的思维写代码"：每一行 HDL，心里都要有个对应的电路样子。仿真只验证功能，综合才决定这份代码能不能变成芯片。养成好习惯，综合 warning 清零，后端同事会感谢你，流片风险也会小一截。
一、综合到底在干什么
一句话说清：综合就是把你写的 HDL（Verilog/VHDL）翻译成门级网表，并在这个过程中做逻辑优化、尽量满足你给的时序约束。
注意它的输入不只是代码，还有两样东西：工艺库（标准单元长什么样、延迟多大）和约束文件（SDC，比如时钟频率）。同样的代码，换一套库、换一个目标频率，综合结果完全不同。所以综合不是纯粹的"翻译"，而是一个带优化目标的映射过程。
二、经典痛点：仿真过了，综合出来的电路却不对
最常见的是无意中综合出了锁存器（latch）。比如组合逻辑的 always 块里，if-else 没写全分支，或者 case 语句漏了 default，仿真时信号保持上次的值"看起来没问题"，综合工具却会给你推断出一个电平敏感的锁存器。锁存器对时序分析极不友好，是后端的心头大患。
另一个重灾区是阻塞赋值（=）和非阻塞赋值（<=）混用。教科书级规矩：时序逻辑用非阻塞，组合逻辑用阻塞。这个规矩的本质是让仿真语义和综合出的硬件行为一致，混用会在仿真和综合之间埋下"竞态"的坑， debug 起来非常痛苦。
三、写给 RTL 工程师的实战要点
第一，组合逻辑 always 块：要么 if-else 写全，要么 case 配 default，要么干脆用 assign。目标就是一个：别让综合工具猜你的意图。
第二，复位策略要统一。同步复位还是异步复位，一个项目里最好只选一种。异步复位要注意复位释放时的亚稳态问题，业界通用做法是异步复位、同步释放，这已经是成熟套路，直接套用即可。
第三，警惕综合工具"不支持"或"支持得很贵"的写法。大位宽除法、取模运算在综合里会展开成巨大的组合逻辑，面积和时序双爆炸；真有需要，改用移位、查表或者调用 IP。时钟门控不要自己拿与门去拼时钟，一定要用工艺库提供的标准时钟门控单元，否则毛刺会让你怀疑人生。
第四，for-generate 和参数化是好东西，但层数太深、例化规模失控会让综合时间和内存爆炸。大设计先做层级划分，大模块单独综合再做顶层集成，这是工程上的常规操作。
四、约束文件 SDC：别等到综合完才想起来
很多新手的流程是：写代码→综合→看时序报告→傻眼。其实约束应该和代码一起写。至少要先写对 create_clock 定义主时钟，再给关键的输入输出端口加 input delay / output delay。没有约束的综合等于没有优化目标，工具只能瞎猜，时序自然好不了。约束文件本身也值得版本管理，它和 RTL 一样是设计资产。
五、结论
综合友好的代码风格，本质上是"用硬件的思维写代码"：每一行 HDL，心里都要有个对应的电路样子。仿真只验证功能，综合才决定这份代码能不能变成芯片。养成好习惯，综合 warning 清零，后端同事会感谢你，流片风险也会小一截。
