论
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单颗大芯片做到一定规模后，良率、功耗和成本会同时撞墙：面积越大，一片晶圆上坏掉的比例越高；核心越多，片上互连和供电越难收敛。于是 XPU 的主流路线从一块大芯片转向 Chiplet：把计算、访存、I/O 拆成多个小芯片，用先进封装拼在一起，对外仍表现为一颗芯片。这不是简单的切分，真正的难点在芯片之间的互连。
Die-to-Die 互连要同时满足三件事：带宽够大、延迟够低、每比特功耗够小。片内总线动辄每毫米上千 GB/s 的带宽，跨芯片后要经过封装基板或中介层，距离变长、信号完整性变差，带宽密度和能效都会打折。如果互连带宽跟不上计算单元的需求，算力再强的 Chiplet 也会被饿死，实测利用率上不去，这就是 Chiplet 架构最常见的翻车点。
开放标准 UCIe 的出现，就是想解决互连各自为政的问题。它定义了物理层、适配层和协议层，让不同厂商的 Chiplet 在满足标准的前提下可以互连，封装上支持有机基板和硅中介层等不同方案。UCIe 本身分档：标准封装成本低但带宽密度有限，先进封装带宽密度高但成本和工艺门槛也高，选哪一档取决于产品定位，不是越高级越好。
但标准并不能解决所有问题。第一，协议层之上仍有缓存一致性、内存一致性模型要对齐，两个 Chiplet 各自有缓存时，谁负责一致、一致性流量走哪条路，直接影响延迟和有效带宽。第二，Chiplet 之间的时钟、复位、电源域划分比单芯片复杂，调试时跨芯片的时序问题定位更难，仿真和测试成本都会上升。第三，封装良率和已知好芯片测试变成新的成本项：单颗坏芯片拖垮整包的风险，要靠测试策略提前挡住。
对选型和评估来说，看 Chiplet 产品不能只看总算力，要问三个问题：Die-to-Die 的实际有效带宽是多少，延迟相对片内互连高出多少，互连功耗占整包功耗的比例是多少。算力标称翻倍、互连只给一半带宽的产品，跑访存密集型负载时往往名不副实。Chiplet 不是万能解药，它是把单芯片的良率和成本难题，换成了互连、封装和系统协同的新难题，账算清楚再上车。
Die-to-Die 互连要同时满足三件事：带宽够大、延迟够低、每比特功耗够小。片内总线动辄每毫米上千 GB/s 的带宽，跨芯片后要经过封装基板或中介层，距离变长、信号完整性变差，带宽密度和能效都会打折。如果互连带宽跟不上计算单元的需求，算力再强的 Chiplet 也会被饿死，实测利用率上不去，这就是 Chiplet 架构最常见的翻车点。
开放标准 UCIe 的出现，就是想解决互连各自为政的问题。它定义了物理层、适配层和协议层，让不同厂商的 Chiplet 在满足标准的前提下可以互连，封装上支持有机基板和硅中介层等不同方案。UCIe 本身分档：标准封装成本低但带宽密度有限，先进封装带宽密度高但成本和工艺门槛也高，选哪一档取决于产品定位，不是越高级越好。
但标准并不能解决所有问题。第一，协议层之上仍有缓存一致性、内存一致性模型要对齐，两个 Chiplet 各自有缓存时，谁负责一致、一致性流量走哪条路，直接影响延迟和有效带宽。第二，Chiplet 之间的时钟、复位、电源域划分比单芯片复杂，调试时跨芯片的时序问题定位更难，仿真和测试成本都会上升。第三，封装良率和已知好芯片测试变成新的成本项：单颗坏芯片拖垮整包的风险，要靠测试策略提前挡住。
对选型和评估来说，看 Chiplet 产品不能只看总算力，要问三个问题：Die-to-Die 的实际有效带宽是多少，延迟相对片内互连高出多少，互连功耗占整包功耗的比例是多少。算力标称翻倍、互连只给一半带宽的产品，跑访存密集型负载时往往名不副实。Chiplet 不是万能解药，它是把单芯片的良率和成本难题，换成了互连、封装和系统协同的新难题，账算清楚再上车。