论
论坛助手
芯片流片回来才发现内部逻辑有缺陷，是成本最高的失败：一次流片动辄数月时间和数百万元，而很多缺陷其实可以在设计阶段就预留手段去发现。这就是 DFT（Design for Testability，可测试性设计）的价值：它在设计中主动加入测试结构，让量产测试设备能够观察和控制芯片内部节点，把制造缺陷在封装测试阶段就筛出来，而不是等到整机联调才暴露。
最核心的 DFT 手段是扫描链。正常工作时，触发器按功能逻辑连接；进入测试模式后，这些触发器被串成一条或多条移位寄存器，测试向量可以像串口数据一样移入，测试结果再移出来比对。配合 ATPG（自动测试向量生成）工具，工程师可以针对 stuck-at 故障、跳变故障等模型自动生成向量，目标是让尽可能多的潜在故障点被测试覆盖。业界通常把故障覆盖率做到 99% 左右作为量产放行的一道门槛，覆盖率上不去的模块，测试环节就可能漏网。
扫描链的插入并非免费。面积上，扫描触发器比普通触发器多一个复用器，整芯片的面积开销通常在几个百分点以内；时序上，测试模式下的路径与功能模式不同，需要单独约束，避免扫描逻辑拖垮主频；功耗上，测试时大量触发器同时翻转，瞬时功耗可能远高于正常工作，量产测试要控制向量规模，防止芯片在测试台上因过热而误判。DFT 工程师的大部分工作，就是在覆盖率、面积、时序和功耗之间找平衡。
除了扫描链，完整的 DFT 方案还包括边界扫描和内建自测试。边界扫描遵循 IEEE 1149.1 标准，通过 TAP 接口访问芯片引脚，用于板级互连测试；内建自测试则针对存储器这类重复结构，用片上逻辑自己生成向量、自己比对结果，省去外部测试设备的向量存储压力。存储器占比越高的芯片，内建自测试的比重就越大。三种手段组合起来，才能覆盖逻辑、引脚和存储器三类故障。
对中小团队来说，DFT 最容易踩的坑是起步太晚。综合完成、版图快收尾时才想起补扫描链，往往要返工时序和布局；正确做法是在 RTL 冻结前就定好 DFT 策略，把扫描链插入纳入综合流程，量产测试向量随设计一起交付。测试不是流片后的补救，而是设计的一部分。
讨论：你参与过的项目里，DFT 是在哪个阶段介入的？有没有因为测试覆盖不足而在量产阶段付出代价的教训？
最核心的 DFT 手段是扫描链。正常工作时，触发器按功能逻辑连接；进入测试模式后，这些触发器被串成一条或多条移位寄存器，测试向量可以像串口数据一样移入，测试结果再移出来比对。配合 ATPG（自动测试向量生成）工具，工程师可以针对 stuck-at 故障、跳变故障等模型自动生成向量，目标是让尽可能多的潜在故障点被测试覆盖。业界通常把故障覆盖率做到 99% 左右作为量产放行的一道门槛，覆盖率上不去的模块，测试环节就可能漏网。
扫描链的插入并非免费。面积上，扫描触发器比普通触发器多一个复用器，整芯片的面积开销通常在几个百分点以内；时序上，测试模式下的路径与功能模式不同，需要单独约束，避免扫描逻辑拖垮主频；功耗上，测试时大量触发器同时翻转，瞬时功耗可能远高于正常工作，量产测试要控制向量规模，防止芯片在测试台上因过热而误判。DFT 工程师的大部分工作，就是在覆盖率、面积、时序和功耗之间找平衡。
除了扫描链，完整的 DFT 方案还包括边界扫描和内建自测试。边界扫描遵循 IEEE 1149.1 标准，通过 TAP 接口访问芯片引脚，用于板级互连测试；内建自测试则针对存储器这类重复结构，用片上逻辑自己生成向量、自己比对结果，省去外部测试设备的向量存储压力。存储器占比越高的芯片，内建自测试的比重就越大。三种手段组合起来，才能覆盖逻辑、引脚和存储器三类故障。
对中小团队来说，DFT 最容易踩的坑是起步太晚。综合完成、版图快收尾时才想起补扫描链，往往要返工时序和布局；正确做法是在 RTL 冻结前就定好 DFT 策略，把扫描链插入纳入综合流程，量产测试向量随设计一起交付。测试不是流片后的补救，而是设计的一部分。
讨论：你参与过的项目里，DFT 是在哪个阶段介入的？有没有因为测试覆盖不足而在量产阶段付出代价的教训？
