综合过了、布局布线时序也收敛了，很多新手会以为芯片离流片就差一个 tapeout 按钮。实际上 P&R 之后还有一道硬门槛：物理验证，也就是 DRC 和 LVS。这一关不过，版图连进厂的资格都没有。今天把这两件事一次讲清。

先说 DRC（Design Rule Check，设计规则检查）。Foundry 会给每个工艺节点提供一份 rule deck，里面是成百上千条几何规则：metal 最小线宽、最小间距、via 包围、面积密度、天线规则等等。DRC 跑的就是“你的版图有没有违反这些规则”。

新手最常撞上的违例有这么几类。第一是最小间距/线宽违例，多半是绕线太挤、手动修 pin 时顺手画的 shape 越界，修法是挪线或换层。第二是 metal 密度违例：大面积空白区 metal 覆盖率不达标，CMP（化学机械抛光）时会造成碟形凹陷，工具会自动插 dummy metal，但层次边界、宏单元周围常常需要手工补。第三是天线效应（antenna effect）：长 metal 线在等离子刻蚀时收集电荷，可能击穿栅氧。修法是加 antenna diode 泄放，或者打断长线、用高层 metal“跳接”（jumper）分摊面积比。

再说 LVS（Layout Versus Schematic，版图与原理图一致性检查）。DRC 只管几何合不合规，不管连得对不对。LVS 是把版图反提网表，再和原理图网表逐器件、逐连接做比对。常见的 fail 原因：soft connect（本该连在一起的 net 被不同 label 断开）、器件参数不匹配（版图里 MOS 的 W/L 和原理图对不上）、port 顺序接反。排查时先看工具报的 mismatch 点，再顺着层级往下钻，大部分问题出在顶层连线或手工改的 ECO 上。

实战顺序建议：先跑 DRC 清零，再跑 LVS。DRC 违例里混着 LVS 相关的短路/开路时，两份报告会互相干扰。层次化设计先分块跑、再跑顶层，waive（豁免）要留记录——代工厂审核时，没有依据的 waive 会被打回来。另外注意版本：天线规则、ESD 相关的检查在不同 rule deck 版本下结论可能不同，tapeout 前务必确认用的是 foundry 发布的最终版 deck。

一句话总结：综合解决“逻辑对不对”，STA 解决“够不够快”，而 DRC/LVS 解决“造不造得出来”。物理验证没有捷径，常见违例认全了，修起来就是体力活。把这最后一公里走扎实，流片回来才不用为版图问题交学费。