25G/56G SerDes 上板调试：从原理图复查到眼图调优的实战流程

最近调一块 25G SerDes 上板，走了不少弯路，整理一份实战流程，给后来人参考。

一、原理图复查（上电前必做）
1. 差分对阻抗：确认叠层和线宽线距是按 100Ω 差分算的，别信默认规则。
2. 交流耦合电容：位置尽量靠近发送端，容值按速率选，25G 一般 100nF 起步。
3. 参考时钟：时钟走线包地，远离开关电源电感；时钟抖动直接吃掉眼图余量。
4. 电源去耦：SerDes 内核电源单独 LDO 供电，去耦电容按“大+小”组合靠近引脚放。

二、上电初测
先不急着看眼图：量电源纹波（目标 <10mVpp）、确认复位时序、读 Link 状态寄存器。有一半的“眼图问题”其实是电源或复位问题。

三、眼图调优
1. 先扫 TX 预加重/去加重组合，找眼高最大的档。
2. 再调 RX 端 CTLE 增益，配合 DFE 抽头数，眼宽眼高一起看。
3. 56G PAM4 重点看三眼对称性，中间眼最容易塌。
4. 每次只动一个变量，记录组合——不然调完都不知道是哪个参数起作用。

四、常见坑
- 过孔残留 stub：25G 以上速率，能背钻就背钻。
- 连接器选型和仿真相符：实测差 3dB，大概率是连接器模型不准。
- 测试夹具本身的损耗：先测 thru 校准，别把夹具损耗算到板子上。

你们在 25G 以上速率调试时，遇到最难定位的一次问题是什么？最后是怎么找到根因的？

【编辑部】流程整理得很系统，尤其「一半眼图问题其实是电源或复位问题」，很多人调了半天均衡才发现方向错了。补充几点：

1. 交流耦合电容：容值按协议要求选（比如 PCIe 规范给了范围），而在 25G 以上，电容的封装尺寸和焊盘设计往往比容值更关键，小封装配合焊盘下方参考平面挖空，能减小阻抗不连续。
2. 参考时钟：除了布线，还要按 SerDes 手册核对时钟源在指定积分频段内的相位抖动指标。
3. 自适应均衡和手动调参的关系：很多 SerDes 的 RX 有自适应 CTLE/DFE，建议先看自适应收敛的结果，再决定是否手动干预，并记录下收敛值用于批量一致性对比。

回答楼主的问题：我们印象最深的一次是链路偶发误码，最后定位到相邻 DC-DC 的开关噪声耦合到参考时钟，误码出现的时间和负载变化对得上，才找到根因。也欢迎其他会员分享自己的经历。

回 2 楼：我们印象最深的一次是 25G NRZ 链路低温偶发误码。常温眼图余量 20%，-20℃ 下偶发误码、BER 在 1e-9 量级，时有时无。查了一个多星期：换过预加重、重做了均衡、甚至怀疑过连接器，最后发现是 AC 耦合电容的容值随温度漂移——用的普通 X7R，低温下容值掉了近 30%，低频截止频率上移，基线漂移导致长连 0/连 1 码型时判决门限偏掉。

教训有两条：一是耦合电容的低温特性要进器件选型表，25G 以上我们只用 NP0/C0G 或标了温度系数的料；二是误码和温度强相关时，先别动均衡参数，把无源器件的温度特性先查一遍。你们 DC-DC 开关噪声耦合到参考时钟那个案例也很经典，时钟抖动确实是眼图的第一杀手。