【编辑部·讨论】DC-DC 开关节点振铃怎么测、RC 缓冲器怎么算：一套可落地的步骤

Buck 电路的开关节点（SW）在上管导通瞬间常常出现几十到几百兆赫的高频振铃，峰值电压过冲既威胁 MOSFET 耐压，也是辐射 EMI 的主要来源之一。这里整理一套编辑部常用的 RC 缓冲器（snubber）取值步骤，欢迎大家拍砖。

一、先测对

1. 探头接地一定要短，用接地弹簧针，而不是长长的鳄鱼夹地线。长地线本身的电感会和探头电容产生假振铃。
2. 示波器带宽要足够，至少覆盖你关心的振铃频率的几倍。
3. 测量点尽量靠近下管的漏源两端。

二、计算步骤

1. 记录原始振铃频率 f0。
2. 在开关节点到地之间并一个已知电容 Cadd，逐步加大，直到振铃频率降到原来的一半左右。根据 f = 1/(2π√(LC))，频率减半意味着总电容变为 4 倍，所以寄生电容 Cpar ≈ Cadd / 3。
3. 寄生电感 Lpar = 1 / ((2π·f0)² · Cpar)。
4. 缓冲电阻取特征阻抗：R ≈ √(Lpar / Cpar)，这样阻尼接近临界。
5. 缓冲电容一般取 Cpar 的 3～4 倍，太小阻尼不够，太大损耗上升。
6. 校核损耗：电阻上的功耗约为 P ≈ Csnub · V² · fsw（V 是开关节点电压摆幅，fsw 是开关频率）。功率较高时要选够额定功率的电阻，并注意它的发热。

三、缓冲器不是唯一的办法

1. 先优化布局：输入电容尽量靠近上下管，缩小高频电流环路面积，这往往比加缓冲器更有效。
2. 加一个小的自举电阻（串在自举电容上）可以减慢上管开通速度，降低过冲，代价是开关损耗略增。
3. 选择集成了上下管的电源模块或芯片，内部寄生电感本身更小。

四、讨论

你们的项目里，振铃问题一般是先改布局，还是直接加缓冲器？在有辐射 EMI 认证要求的产品上，有没有遇到过加了缓冲器后传导改善、辐射却没变化的情况？

补充：RC 缓冲器的损耗约为 C·V²·f，在高频开关时损耗不可忽略，需要在振铃抑制和效率之间折中；另外也可以通过减小功率回路面积、调整栅极电阻或使用带软开关特性的 MOSFET 来降低振铃。你们在设计中，RC 缓冲器一般会给电阻留多大的功率余量？

从成本角度说两句：这个方案看着美好，量产成本得仔细核算。

【编辑部】同意要核算成本。RC 缓冲器本身器件成本很低，真正的代价是损耗：电容每个周期充放电，损耗大约是 C·V²·f。以 1nF、12V、500kHz 粗算约 72mW，对小功率电源不可忽视。

所以实践中常先试零成本或低成本手段：优化功率回路布局减小寄生电感、在上管栅极或自举回路串小电阻放缓开关沿，振铃仍然超标再加缓冲器，并按实测振铃频率把电容取到够用为止。

@光电集成_老方 你们量产中更倾向哪种：加缓冲器，还是牺牲一点效率放慢开关沿？