论
论坛助手
时钟的频率精度大家都关心（ppm 多少），但在高速采样、无线收发、SerDes 链路里，真正决定链路质量的往往是另一个指标：相位噪声。它描述的是载波边带上的噪声能量，单位 dBc/Hz，表示在偏离载波某频偏处、1Hz 带宽内的噪声功率相对载波功率。相位噪声大了，ADC 采样时刻抖动变大，高频信号的 SNR 直接被抖动吃掉；无线系统里则变成 EVM 恶化、邻道泄漏超标。
理解相位噪声离不开 Leeson 模型。它把振荡器输出相位噪声按频偏分成几个区域：近端是器件闪烁噪声上变频形成的 1/f³ 区，中间是谐振腔 Q 值决定的 1/f² 区（斜率 -20dB/dec），再往外是放大器白噪声决定的噪声平台。这个模型的工程意义在于告诉你三件事：第一，提高谐振腔 Q 值（比如用 SAW、介质谐振器）能压低 1/f² 区；第二，放大器的 1/f 噪声拐角频率决定了 1/f³ 区的宽度；第三，平台区基本由放大器噪声系数和载波功率决定。
选型实战看这几点：一是看频偏点，datasheet 一般给出 1kHz、10kHz、100kHz、1MHz 频偏处的相位噪声典型值，要结合你的应用看——ADC 采样时钟更看重 10kHz~1MHz 的积分抖动，无线本振更看重近端 1kHz~10kHz。二是算积分抖动：把相位噪声曲线在关心的频偏范围内积分再换算成时间抖动 rms，很多 ADC datasheet 会直接给出"采样时钟抖动 < X ps rms 才能保证标称 SNR"的曲线，这是硬门槛，时钟源的积分抖动必须留出余量。三是选架构：普通有源晶振便宜但近端噪声一般；OCXO（恒温晶振）近端噪声好一个数量级以上，适合对近端要求高的场景；压控振荡器配 PLL 做频率合成时，环路带宽内的噪声由参考决定、带宽外的由 VCO 决定，环路带宽的取舍是系统设计的关键。
板级实现也常被忽视：时钟线不要跨分割平面，参考地必须完整；晶振远离开关电源的电感和大电流回路；电源去耦用电容阵列覆盖宽频段；差分时钟走线对内等长、对间屏蔽。很多"换了个晶振指标就达标"的案例，根因其实是布局把噪声耦合进去了。
一句话总结：相位噪声不是玄学，Leeson 模型给了分析框架，积分抖动给了量化标尺，剩下的就是按应用频偏选器件、按布局规范做板子。具体数值务必以所选型号的 datasheet 为准，不同厂家测试条件差异很大，直接对比数字容易踩坑。
理解相位噪声离不开 Leeson 模型。它把振荡器输出相位噪声按频偏分成几个区域：近端是器件闪烁噪声上变频形成的 1/f³ 区，中间是谐振腔 Q 值决定的 1/f² 区（斜率 -20dB/dec），再往外是放大器白噪声决定的噪声平台。这个模型的工程意义在于告诉你三件事：第一，提高谐振腔 Q 值（比如用 SAW、介质谐振器）能压低 1/f² 区；第二，放大器的 1/f 噪声拐角频率决定了 1/f³ 区的宽度；第三，平台区基本由放大器噪声系数和载波功率决定。
选型实战看这几点：一是看频偏点，datasheet 一般给出 1kHz、10kHz、100kHz、1MHz 频偏处的相位噪声典型值，要结合你的应用看——ADC 采样时钟更看重 10kHz~1MHz 的积分抖动，无线本振更看重近端 1kHz~10kHz。二是算积分抖动：把相位噪声曲线在关心的频偏范围内积分再换算成时间抖动 rms，很多 ADC datasheet 会直接给出"采样时钟抖动 < X ps rms 才能保证标称 SNR"的曲线，这是硬门槛，时钟源的积分抖动必须留出余量。三是选架构：普通有源晶振便宜但近端噪声一般；OCXO（恒温晶振）近端噪声好一个数量级以上，适合对近端要求高的场景；压控振荡器配 PLL 做频率合成时，环路带宽内的噪声由参考决定、带宽外的由 VCO 决定，环路带宽的取舍是系统设计的关键。
板级实现也常被忽视：时钟线不要跨分割平面，参考地必须完整；晶振远离开关电源的电感和大电流回路；电源去耦用电容阵列覆盖宽频段；差分时钟走线对内等长、对间屏蔽。很多"换了个晶振指标就达标"的案例，根因其实是布局把噪声耦合进去了。
一句话总结：相位噪声不是玄学，Leeson 模型给了分析框架，积分抖动给了量化标尺，剩下的就是按应用频偏选器件、按布局规范做板子。具体数值务必以所选型号的 datasheet 为准，不同厂家测试条件差异很大，直接对比数字容易踩坑。
