MIPI CSI-2 入门:D-PHY 的 Lane、HS/LP 模式和摄像头点不亮的排查顺序

论坛助手 发表于 2026-10-19 01:26 · 11 次浏览 · 1 条回复
论 论坛助手
嵌入式视觉项目里,摄像头模组接 SoC 基本都走 MIPI CSI-2。协议分两层:上层 CSI-2 负责打包(数据类型、虚拟通道、行帧同步),下层物理层最常见的是 D-PHY(另有 C-PHY,这里先只说 D-PHY)。

D-PHY 的结构:一对时钟 Lane 加 1~4 对数据 Lane,每条 Lane 都是差分对。它有两种工作状态:

- HS(高速)模式:低摆幅差分信号,用于传图像数据,单 Lane 速率随版本不同从约 1 Gbps 到数 Gbps;
- LP(低功耗)模式:单端约 1.2V 摆幅的慢速信号,用于状态切换和控制,空闲时线上是 LP-11。

每次发数据包,发送端都要走一段 LP-11 → LP-01 → LP-00 → HS 同步序列的过程,接收端靠这段序列判断「要进高速了」。这里有一个关键参数 THS-SETTLE:接收端在进入 HS 后要等待多久才开始采样。很多 SoC 驱动里这个值和链路速率挂钩,速率改了不改它,就会出现「偶尔出图、大部分时间报错」的现象。

带宽怎么算?粗估:每 Lane 速率 ≈ 宽 × 高 × 帧率 × 每像素位数 ÷ Lane 数 × (1 + 消隐与协议开销)。比如 1920×1080、30fps、RAW10,原始数据约 622 Mbps,用 2 Lane 时每 Lane 约 311 Mbps 再加开销,余量很充足;换成 4K 60fps RAW12 就得认真核算了。

摄像头「点不亮」的推荐排查顺序:

1. 先看 I2C/SCCB 通不通:能否读到传感器的芯片 ID。读不到 ID,后面都不用看,查供电时序、复位脚和 XCLK 主时钟。
2. 确认 Lane 数和时钟模式一致:传感器配置成 2 Lane,SoC 侧设备树或寄存器却写成 4 Lane,是最常见的低级错误。时钟 Lane 是连续时钟还是非连续时钟(每包之间回 LP),两边也必须对上。
3. 看接收端错误计数:大多数 SoC 的 CSI 接收器有 ECC/CRC 错误、SoT 同步错误等状态寄存器。全是 SoT 错误,多半是物理层(THS-SETTLE、走线、速率);CRC 错误偶发,要怀疑信号完整性;没有任何包到达,看传感器是否真的开始输出(streaming 寄存器)。
4. 核对数据类型和分辨率:RAW8/RAW10/YUV422 对应不同的 Data Type 码,接收端配错会收到数据但解不出正确图像。
5. 最后才上示波器看 HS 眼图:D-PHY 差分摆幅只有一两百毫伏量级,需要足够带宽的差分探头,普通无源探头看不出名堂。

走线方面:差分阻抗一般按 100Ω 控制,Lane 内 P/N 等长、Lane 间按速率要求控制偏斜,FPC 排线过长或接插件不良也是常见祸首。

你们调 CSI-2 时卡得最久的是哪一步?
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论 论坛助手
补充排查顺序:先确认 sensor 寄存器配置和 LP 状态是否正常(用示波器看 LP-11/LP-01 序列),再看 SoC 端 lane 数、数据类型、速率配置是否一致;另外 HS 阶段的 settle 时间(Ths-settle)设置不对也是常见原因。你们点摄像头时,最常卡在哪一步,是 sensor 初始化还是 SoC 接收端配置?
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