数字 IC 设计全流程：从 RTL 到 GDSII

数字 IC 从 RTL 到 GDSII 的流程很长，每一步都有对应的签核标准。

一、前端
1. 规格定义：功能、性能、功耗、面积（PPA）目标；
2. RTL 设计：Verilog/SystemVerilog 描述，遵循可综合编码规范；
3. 功能验证：基于 UVM 的仿真验证、断言、覆盖率驱动，大型项目验证工作量常占总投入的一半以上；
4. 形式验证与 Lint/CDC 检查。

二、综合与 DFT
1. 逻辑综合：RTL + 工艺库 + SDC 约束生成门级网表；
2. 等价性检查：确认网表与 RTL 功能一致；
3. DFT 插入：扫描链、MBIST、边界扫描，测试覆盖率目标通常 95% 以上。

三、后端
1. 布图规划（floorplan）：模块摆放、电源规划、IO 布局；
2. 布局、时钟树综合（CTS）、布线；
3. 时序签核：多工艺角（SS/TT/FF）、多电压、多温度下 setup/hold 全部收敛；
4. 功耗与 IR drop、电迁移分析；
5. 物理验证：DRC、LVS、天线效应检查。

四、流片
所有签核通过后输出 GDSII 交给晶圆厂（Tapeout），制造周期约 2~4 个月，之后封装测试。

五、常见坑
1. testbench 中的不可综合语句（#delay、initial）混入 RTL；
2. SDC 约束不完整，导致后端时序假收敛；
3. 验证覆盖率不足，硅后发现功能 bug 需要改版。

讨论：
1. 你们项目里验证与设计的人力比例大概是多少？
2. 后端时序收敛最耗时的环节通常是什么？

后端最花时间的是时序收敛：setup/hold 修不过就加 pipeline、调 floorplan，传说中的一键式流程只存在于 PPT 里。