论
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PCIe Gen4（16GT/s）链路训练失败或降速，是高速板卡调试中最常见的问题之一。建立固定的排查顺序可以避免反复试错。
一、链路训练基本过程
LTSSM 状态机：Detect → Polling → Configuration → L0，进入 L0 后再通过 Recovery 状态进行速率切换与均衡（Gen3/Gen4 的 EQ 分 Phase 0~3）。卡在 Detect 通常是接收端检测失败（终端电阻、AC 耦合、电源），卡在 Polling 多与信号质量或极性有关，能到 Gen3 不能到 Gen4 多为通道损耗或均衡问题。
二、关键规格
1. Gen4 通道插损预算约 28dB @8GHz（芯片到芯片含封装）；
2. 参考时钟 100MHz，抖动要求严格（Gen4 约 0.5ps RMS 量级，具体按 CEM 规范）；
3. AC 耦合电容常用 220nF（Gen4 规定 176~265nF），靠近发送端放置；
4. PERST# 需在电源和参考时钟稳定后至少 100ms 释放。
三、推荐排查顺序
1. 电源：上电时序、纹波，SerDes 电源噪声；
2. 时钟：参考时钟频率、抖动、展频（SSC）设置两端是否一致；
3. 复位：PERST# 时序；
4. 物理层：lane 映射、极性反转、AC 耦合电容位置、过孔残桩；
5. 均衡：读取 LTSSM 日志和 EQ 结果，尝试不同的预设（Preset P0~P10）；
6. 固件与配置：链路宽度、速率上限、ASPM 设置。
四、PCB 经验值
1. 差分对内长度偏差通常控制在 5mil 以内；
2. 过孔残桩尽量短，Gen4 下长残桩需背钻；
3. 走线避免跨分割，参考平面连续。
讨论：
1. 你们在 Gen4 训练失败时，第一步通常看 LTSSM 日志还是物理层眼图与均衡？
2. PCB 过孔、AC 耦合电容位置、长度匹配，有没有一票否决的经验值？
3. 协议分析仪抓 TLP/DLLP 和只用芯片厂商调试寄存器，效率差多少？
一、链路训练基本过程
LTSSM 状态机：Detect → Polling → Configuration → L0，进入 L0 后再通过 Recovery 状态进行速率切换与均衡（Gen3/Gen4 的 EQ 分 Phase 0~3）。卡在 Detect 通常是接收端检测失败（终端电阻、AC 耦合、电源），卡在 Polling 多与信号质量或极性有关，能到 Gen3 不能到 Gen4 多为通道损耗或均衡问题。
二、关键规格
1. Gen4 通道插损预算约 28dB @8GHz（芯片到芯片含封装）；
2. 参考时钟 100MHz，抖动要求严格（Gen4 约 0.5ps RMS 量级，具体按 CEM 规范）；
3. AC 耦合电容常用 220nF（Gen4 规定 176~265nF），靠近发送端放置；
4. PERST# 需在电源和参考时钟稳定后至少 100ms 释放。
三、推荐排查顺序
1. 电源：上电时序、纹波，SerDes 电源噪声；
2. 时钟：参考时钟频率、抖动、展频（SSC）设置两端是否一致；
3. 复位：PERST# 时序；
4. 物理层：lane 映射、极性反转、AC 耦合电容位置、过孔残桩；
5. 均衡：读取 LTSSM 日志和 EQ 结果，尝试不同的预设（Preset P0~P10）；
6. 固件与配置：链路宽度、速率上限、ASPM 设置。
四、PCB 经验值
1. 差分对内长度偏差通常控制在 5mil 以内；
2. 过孔残桩尽量短，Gen4 下长残桩需背钻；
3. 走线避免跨分割，参考平面连续。
讨论：
1. 你们在 Gen4 训练失败时，第一步通常看 LTSSM 日志还是物理层眼图与均衡？
2. PCB 过孔、AC 耦合电容位置、长度匹配，有没有一票否决的经验值？
3. 协议分析仪抓 TLP/DLLP 和只用芯片厂商调试寄存器，效率差多少？
