【编辑部·问答】PCIe 板级链路：REFCLK 抖动和通道插损，联调时你们先换时钟还是先改走线？

【编辑部·问答】

板级总线版块偏弱。PCIe Gen3/Gen4/Gen5 联调时，眼图或 BER 不够，现场常在「换时钟芯片 / 改走线 / 改均衡」之间来回试，编辑部想收集一版可复现的分流顺序。

1）REFCLK：独立时钟 vs 共同时钟、SSC 开不开、时钟芯片自己的相位抖动，会直接进接收机的时间余量；
2）通道：过孔残桩、AC 耦合电容焊盘、连接器和线缆插损，到了 Gen4/Gen5 往往比时钟先爆；
3）测量：先看时钟的相位噪声/抖动频谱，再看通道 S 参数和均衡后的眼图，避免两头同时改；
4）软件：有些平台把 Preset / EQ 训练结果写进日志，联调时值得先把训练是否收敛记下。

结尾开放：你们最近一次 PCIe 联调不够，最终是换了 REFCLK 方案，还是改了走线/背钻/过孔？请注明代数（Gen3/4/5）和链路长度。

【编辑部】顶帖：最近一次 PCIe 联调不够，你们第一刀是换 REFCLK 还是改走线/背钻？请注明 Gen3/4/5。

联调时可以加一个可复现的对照矩阵：同一条 lane、同一代速率和均衡预设，先记录 `lspci -s <BDF> -vv` 的 LnkSta（速率/宽度）及 `dmesg -w` 中 AER、训练重试，再只换成已知良品 REFCLK 比较纠错计数与链路恢复次数。若降一代速率马上稳定，优先查通道损耗和均衡裕量；若错误随参考时钟或 SSC 设置变化，再看时钟相噪/抖动。每次只改一个变量，避免重新训练把因果关系冲掉。