光模块的功耗账里，DSP 是最难压下去的一块。400G 时代一颗 DSP 几瓦还能接受，到了 800G，整模块功耗预算被卡在 16W 甚至更低，DSP 厂商被迫把每一毫瓦都算清楚。这笔账拆开看，主要由三部分组成：SerDes、数字信号处理（DSP 内核）和 FEC。

先看 SerDes。800G 模块的电口通常是 8×100G SerDes，单通道 100G PAM4 的 SerDes 功耗在 7nm 工艺下大约是每通道数百毫瓦量级，8 个通道加起来就是几瓦。这是 SerDes 成为头号功耗大户的原因：速率翻倍，通道数不减反增，功耗几乎线性增长。SerDes 的功耗大头在均衡器和时钟恢复电路上，高速下为了补偿信道损耗，DFE 抽头数和前馈均衡的复杂度都在上升，每增加一级均衡都是实打实的功耗。

再看 FEC。400G/800G 以太网普遍采用 KP4 FEC 等前向纠错编码，编解码的功耗与数据速率和纠错能力直接相关。FEC 的功耗占比通常在 DSP 总功耗的两成左右，具体数值取决于实现方式和工艺节点。值得注意的是，FEC 功耗不像 SerDes 那样随工艺微缩线性下降，编码逻辑的复杂度摆在那里，工艺红利只能吃到一部分。

然后是 DSP 内核本身的数字信号处理，包括色散补偿、非线性补偿、偏振解复用等算法。以相干模块为例，DSP 内核的算力需求随波特率和调制格式上升，7nm 工艺下已经相当吃紧。这也是工艺演进的直接驱动力：从 7nm 到 5nm 再到 3nm，同等算力下的功耗大约每代下降三成左右，但这个红利正在收窄，而且先进工艺的流片成本和良率风险都在上升。

所以 7nm 到 3nm 的账要这样算：工艺微缩带来的功耗下降是真实存在的，但它会被速率提升带来的算力需求增长部分抵消。7nm 的 400G DSP 做到几瓦，5nm 的 800G DSP 功耗未必更低，因为处理的数据量翻倍了。真正的破局点在架构上：一是把部分处理功能从 DSP 卸载到模拟域或光域，比如线性驱动（LPO）和共封装光学（CPO）路线，直接省掉 DSP 或 SerDes 的一部分；二是算法优化，用更低复杂度的均衡和纠错算法换取功耗下降。

给做选型和预算的人留几个参考点：第一，看功耗要看整模块功耗而非 DSP 单颗标称值，SerDes、激光器、驱动芯片的功耗都要算进去；第二，问清楚测试条件，常温标称和高温满载可能差出 10% 以上；第三，关注 LPO 和半 DSP 等新架构的进展，它们可能在下一代产品里改写这笔账。工艺微缩仍在继续，但光模块功耗的未来，更多取决于架构创新而不是单纯等下一代工艺。